Portada de Logic Design and Verification Using SystemVerilog

Logic Design and Verification Using SystemVerilog

por Donald Thomas, Harry Foster · 2013

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Sinopsis

Este texto aborda el diseño de lógica digital y la verificación utilizando SystemVerilog. Se centra en las metodologías modernas para crear y probar chips complejos, enfatizando la importancia de la verificación en el ciclo de diseño.

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